home *** CD-ROM | disk | FTP | other *** search
/ Enter Power 1 / Enter Power 01.iso / BIOS / CTchipz / CTCHIP34.ZIP / OPTI495.CFG < prev    next >
Encoding:
Text File  |  1994-03-11  |  8.8 KB  |  278 lines
  1. ;************** OPTi 486SXWB: 82C495(SLC) , 82C392 *******************
  2. ; entspricht weitgehend OPTI 493
  3. ;******************** Datei OPTI495.CFG ***************************
  4. INDEXPORT=22H   ;OPTI-Adressen
  5. DATENPORT=24H
  6. ;******************************************************************
  7.  
  8. INDEX=20H       ;Controll-Register 1
  9. ;******************************************************************
  10.  
  11. BIT=76         ;Revision  of 82C495
  12.  
  13. BIT=5          ;Burst Waitstate-Control
  14.                 0=\L2 read hit = 3-1-1-1 or 2-1-1-1
  15.                 1=\L2 read hit = 3-2-2-2 or 2-2-2-2
  16.  
  17. BIT=4          ;0/1 (495SLC) Turbo Mode Enable
  18.  
  19.                ;    (495SX)  ATCLK Source (refer to index 25h Bits1,0
  20.                0= CLK (/3,4,5,6)
  21.                1= CLK2(/3,4,5,6)
  22.  
  23.                ;    (493) Cache memory data buffer output
  24.                  0=disable: muß sein für <= 33 MHz
  25.                  1=enable : muß sein für =  33 MHz
  26.  
  27. BIT=3          ;0/1 Single ALE
  28.  
  29. BIT=2          ;0/1 493,495SX Extra AT Cycle Waitstate
  30.                ;    495SLC    Reserved
  31.  
  32. Bit=1          ;0/1 Emulation Keyboard Reset Control
  33.  
  34. Bit=0          ;0/1 (493,495SX)     Fast Reset
  35.                ;0/1 (495SLC)        Cyrix Mode
  36.  
  37. Index=21H       ;Control Register 2
  38. ;******************************************************************
  39.  
  40. BIT=7          ;0/1 (493,495SX) Master Mode Byte Swap Enable
  41.                ;    (495) Reserved
  42.  
  43. Bit=6          ; (493) Emulation Keyboard Reset Delay Control
  44.                  0=Generate Reset Puls 2µs later
  45.                  1=Generate reset pulse immediately
  46.  
  47.                ; (495SX, 495SLC) Cache Write 2 Wait States Control
  48.           1= 2 wait states bit 1 of index Register 21h will be ignored
  49.           0= either 0 or 1 wait state, refer to Bit 1 of index 21h
  50.  
  51. Bit=5          ;1/0 Parity Check
  52.  
  53. Bit=4          ;Cache Enable
  54.                 0=Cache is disabled + DRAM-Burst enabled
  55.                 1=Cache is enabled + DRAM Burst disabled
  56.  
  57. Bit=32         ;Cachesize
  58.                 00= 64KB
  59.                 01= 128KB
  60.                 10= 256KB
  61.                 11= 512KB
  62.  
  63. Bit=1          ;(493) Secondary Cache Read Burst Cycles Control
  64.                 0=\3-1-1-1 Cycle
  65.                 1=\2-1-1-1 Cycle
  66.                ;(495SX,495SLC) Cache Write 0/1 Wait State Control
  67.                ; with bit 6 of index 21h = 0
  68.                0=1 wait state
  69.                1=0 wait states
  70.  
  71. Bit=0          ;(493)Cache Write State Control
  72.                 0= 1 Waitstate
  73.                 1= 0 Waitstate
  74.  
  75.                ;(495SX,495SLC)Cache Read Wait State Control
  76.                0=3-1-1-1
  77.                1=2-1-1-1
  78.  
  79. Index=22H       ;Shadow RAM Control Register 1
  80. ;******************************************************************
  81.  
  82. Bit=7          ;ROM-Enable
  83.                 1= Read from ROM, Write to DRAM
  84.                 0= R/W on DRAM, DRAM is write protected
  85.  
  86. Bit=6          ;Shadow RAM at D000h-DFFFh
  87.                 0=Disable RAM
  88.                 1=Enable  RAM
  89.  
  90. Bit=5          ;Shadow RAM at E000h-EFFFh
  91.                 0=Disable RAM, enable ROMCS on XD-Bus
  92.                 1=Enable RAM
  93.  
  94. Bit=4          ;0/1 Shadow RAM at D000h-DFFFh Write Protection
  95.  
  96. Bit=3          ;0/1 Shadow RAM at E000h-EFFFh
  97.  
  98. Bit=2          ;Hidden Refresh
  99.                 1=Disable (muß bei 493 bei 4x1M or 1Mx4 Bit DRAMs)
  100.                 0=Enable
  101.  
  102. Bit=1          ;unused
  103.  
  104. Bit=0          ;0/1 (493,495SX) Slow Refresh Enable (1/4 Refresh Takt)
  105.                ;    (495SLC) reserverd
  106.  
  107. Index=23H      ;Shadow RAM Control Register II
  108. ;******************************************************************
  109.  
  110. Bit=7          ;0/1 Shadow RAM at EC00h-EFFFh
  111.  
  112. Bit=6          ;0/1 Shadow RAM at E800h-EBFFh
  113.  
  114. Bit=5          ;0/1 Shadow RAM at E400h-E7FFh
  115.  
  116. Bit=4          ;0/1 Shadow RAM at E000h-E3FFh
  117.  
  118. Bit=3          ;0/1 Shadow RAM at DC00h-DFFFh
  119.  
  120. Bit=2          ;0/1 Shadow RAM at D800h-DBFFh
  121.  
  122. Bit=1          ;0/1 Shadow RAM at D400h-D7FFh
  123.  
  124. Bit=0          ;0/1 Shadow RAM at D000h-D3FFh
  125.  
  126. INDEX=24H      ;Index Control Register 1
  127. ;******************************************************************
  128.  
  129. Bit=7654       ;DRAM Typ Bank 0/1
  130.                       0000=B0:256K B1:-
  131.                       0001=B0:256K B1:256K
  132.                       0010=B0:256K B1:1M
  133.                       0011=B0: -   B1: -
  134.                       01xx=B0: -   B1: -
  135.                       1000=B0:1M   B1: -
  136.                       1001=B0:1M   B1:1M
  137.                       1010=B0:1M   B1:4M
  138.                       1011=B0:4M   B1:1M
  139.                       1100=B0:4M   B1: -
  140.                       1101=B0:4M   B1:4M
  141.                       111x=B0: -   B1: -
  142.  
  143. Bit=3                 ;unused
  144. Bit=210               ;DRAM Typ Bank 2/3
  145.                       000=B2:1M   B3:-
  146.                       001=B2:1M   B3:1M
  147.                       010=B2: -   B3: -
  148.                       011=B2:4M   B3:1M
  149.                       100=B2:4M   B3: -
  150.                       101=B2:4M   B3:4M
  151.                       11X=B2: -   B3: -
  152.  
  153.  
  154.  
  155. Index=25H       ;DRAM Control Register II
  156. ;******************************************************************
  157.  
  158. Bit=76         ;Additional Read Cycle Wait States 3+
  159.                        00= Not used
  160.                        01= 0 Waits
  161.                        10= 1 Waits
  162.                        11= 2 Waits
  163. Bit=54         ;Additional Write Cycle Wait States 2+
  164.                        00= 0 Waits
  165.                        01= 1 Waits
  166.                        10= 2 Waits
  167.                        11= 3 Waits
  168.  
  169. Bit=3          ;Fast Decode Enable (für 20/25 Systeme ohne L2)
  170.                        0=Disable (muss falls Cache an)
  171.                        1=Enable  (Base Waits r:2, w:1)
  172.  
  173. Bit=2          ;unused
  174. Bit=10         ;ALCLK-Selection
  175.                        00=CLK/6
  176.                        01=CLK/4
  177.                        10=CLK/3
  178.                        11=CLK/2.5 (493)
  179.                        11=CLK/5   (495SX,495SLC)
  180.  
  181.  
  182. INDEX=26H      ; Shadow RAM Control Register III
  183. ;****************************************************************
  184.  
  185. BIT=7         ;    (493) unused
  186.               ;0/1 (495SLC) Fast AT-Cycle
  187.  
  188. BIT=6         ; Shadow RAM Copy enable for address area C0000h-EFFFFh
  189.                 0=Read/write at AT-Bus
  190.                 1=Read from AT-Bus, Write into  Shadow RAM
  191.  
  192. BIT=5         ;Shadow Write protect at address area C0000h-CFFFFh
  193.                0=Disabled
  194.                1=Enabled
  195.  
  196. BIT=4         ;0/1 Shadow RAM at C0000h-CFFFFFh
  197.  
  198. BIT=3         ;0/1 Shadow RAM at CC000h-CFFFFFh
  199.  
  200. BIT=2         ;0/1 Shadow RAM at C8000h-CBFFFFh
  201.  
  202. BIT=1         ;0/1 Shadow RAM at C4000h-C7FFFFh
  203.  
  204. BIT=0         ;0/1 Shadow RAM at C0000h-C3FFFFh
  205.  
  206. INDEX=27H     ; Control Register 3
  207. ;****************************************************************
  208.  
  209. BIT=7         ; Cacheable Function
  210.               0=DRAM Cacheable controlled by Bit 3-0
  211.               1=all DRAM are NON-cacheable
  212.  
  213. BIT=6         ; (493) Unused
  214. BIT=5         ;1/0 (495SX,495SLC) Back-to-Back-I/O Cycle
  215.  
  216. BIT=4         ; VIDEO BIOS at C0000h-C8000h area non-cacheable
  217.               0=Cacheable
  218.               1=Non-Cacheable
  219.  
  220. BIT=3210      ; Cacheable Address-Range
  221. ;                   32K-Cache: 8MB,  64K-Cache: 16MB,
  222. ;                  128K-Cache:32MB, 256K-Cache: 64MB
  223.               0000=0..64MB
  224.               0001=0.. 4MB
  225.               0010=0.. 8MB
  226.               0011=0..12MB
  227.               0100=0..16MB
  228.               0101=0..20MB
  229.               0110=0..24MB
  230.               0111=0..28MB
  231.               1000=0..32MB
  232.               1001=0..36MB
  233.               1010=0..40MB
  234.               1011=0..44MB
  235.               1100=0..48MB
  236.               1101=0..52MB
  237.               1110=0..56MB
  238.               1111=0..60MB
  239.  
  240. INDEX=28H  ; Non-Cacheable Block 1 Register I
  241. ;****************************************************************
  242.  
  243. BIT=765    ; Size of Non-cacheable Memory Block 1
  244.             000=64K
  245.             001=128K
  246.             010=256K
  247.             011=512K
  248.             1xx=Disabled
  249. BIT=432    ; Unused
  250.  
  251. BIT=10     ;Address-Bits of non Cacheable Memory Block 1
  252.            xx=A25..A24
  253.  
  254. INDEX=29H  ; Non-Cacheable Block 1 Register II
  255. ;****************************************************************
  256.  
  257. BIT=76543210 ; Address-Bits of non Cacheable Memory Block 1
  258.              xxxxxxxx=A23..A16
  259.  
  260. INDEX=2AH  ; Non-Cacheable Block 2 Register I
  261. ;****************************************************************
  262.  
  263. BIT=765    ; Size of Non-cacheable Memory Block 1
  264.             000=64K
  265.             001=128K
  266.             010=256K
  267.             011=512K
  268.             1xx=Disabled
  269. BIT=432    ; Unused
  270.  
  271. BIT=10     ;A25..A24 Address-Bits of non Cacheable Memory Block 1
  272.  
  273. INDEX=2BH  ; Non-Cacheable Block 2 Register II
  274. ;****************************************************************
  275.  
  276. BIT=76543210 ; A23..A16 of non Cacheable Memory Block 1
  277.  
  278.